Semiconductor integrated circuit device

半導体集積回路装置

Abstract

<P>PROBLEM TO BE SOLVED: To achieve a semiconductor integrated circuit device, in which a chip is entirely downsized by arranging the positions of pads and transistors on an I/O circuit. <P>SOLUTION: The semiconductor integrated circuit device comprises a memory cell region formed so as to form a rectangle having a long side and a short side, a pad arranged along the short side, so that the outer end of the short side of the memory cell region nearly agrees with the edge of the pad, in the short side of the memory cell region, and in the outside of the memory cell region, and transistors comprising a plurality of groups each having a P-channel MOS transistor connected to the pad, and an N-channel MOS transistor. The set of the transistors are arranged between the memory cell region and the pad, and arranged to be in two rows of the P-channel MOS transistor row and the N-channel MOS transistor row along the row of the arranged pad. <P>COPYRIGHT: (C)2006,JPO&NCIPI
【目的】入出力回路のパッドとトランジスタの配置構造を工夫することによってチップ全体を小型化した半導体集積回路装置を実現する。 【構成】長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるPチャンネルMOSトランジスタとNチャンネルMOSトランジスタとから成る複数組の組を成すトランジスタとを具備し、前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、前記組を成すトランジスタは、前記配列されたパッドの列に沿ってPチャンネルMOSトランジスタ列とNチャンネルMOSトランジスタ列との2列となるように配されていることを特徴とする半導体集積回路装置を提供する。 【選択図】 図1

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